В чем заключаются различия между статическими и автоматическими задачами в SystemVerilog?

Основное различие между статическими и автоматическими задачами в SystemVerilog заключается в том, как они используют локальные переменные. 3

Статические задачи (по умолчанию) используют общие локальные переменные для всех вызовов одной и той же задачи. 35 Например, если изменить значение в одном потоке, то изменение будет видно и в других. 3

Автоматические задачи создают уникальные локальные переменные для каждого вызова. 3 Например, изменение значения в одном потоке не повлияет на другие. 3

Кроме того, статические задачи используют статическое выделение памяти, то есть симулятор может запускать только один экземпляр задачи одновременно. 1 Автоматические задачи, в свою очередь, выделяют память каждый раз при вызове, а освобождают её после завершения задачи. 1