В чем заключаются отличия автоматических задач от стандартных в Verilog?

Основное отличие автоматических задач от стандартных (статических) в Verilog заключается в способе выделения элементов внутри задач. docstech.ru www.chipverify.com

Статические задачи (без ключевого слова automatic) имеют общие для всех параллельно выполняющихся задач объявленные элементы. docstech.ru www.chipverify.com Переменные статических задач сохраняют свои значения между вызовами. docstech.ru

Автоматические задачи (с ключевым словом automatic) имеют элементы, выделяемые динамически для каждого вызова. docstech.ru www.chipverify.com Переменные автоматических задач деаллоцируются в конце вызова задачи и не должны использоваться в определённых конструкциях. docstech.ru

Таким образом, автоматические задачи позволяют хранить состояние, специфичное для конкретного вызова, в то время как статические задачи обеспечивают общее использование переменных для всех вызовов одной и той же задачи. docstech.ru www.chipverify.com