В чем заключаются ключевые отличия between casex и casez в языке Verilog?

Ключевое отличие между casex и casez в языке Verilog заключается в том, как эти конструкции обрабатывают значения при сравнении для выбора ветви: www.allaboutcircuits.com vlsiverify.com

• Casex рассматривает как неважные значения z, x и символ ?. www.allaboutcircuits.com При использовании casex нужно быть осторожным, так как неизвестный вход может ошибочно выбрать ветвь. www.allaboutcircuits.com
• Casez рассматривает как неважные только значения z и символ ? (z и ? эквивалентны). www.allaboutcircuits.com В этом случае неизвестный вход (x) не может вызвать ошибочный выбор ветви. www.allaboutcircuits.com Однако нужно быть осторожным с входами, которые могут стать высокоимпедансными. www.allaboutcircuits.com

Таким образом, casez предпочтительнее casex, так как он не игнорирует битовые позиции с значениями x, а casex не синтезируемый. vlsiverify.com