В чем разница между типами данных logic и reg в SystemVerilog?

Логический тип данных logic и тип reg в SystemVerilog — это одно и то же. stackoverflow.com

Тип reg (register) используется для хранения значений и может обновляться на основе процедурных назначений (например, внутри блоков always). vlsiworlds.com В SystemVerilog тип reg в значительной степени заменён типом logic, но всё ещё широко используется. vlsiworlds.com

Тип logic, в свою очередь, имеет четыре состояния (0, 1, X, Z), что делает его полезным для представления неизвестных и высокоимпедансных состояний в цифровых схемах. vlsiworlds.com