Какие виды присваиваний существуют в языке Verilog?

В языке Verilog существуют следующие виды присваиваний: v2020e.ru

1. Непрерывное (постоянное). v2020e.ru Может встречаться в операторе assign или прямо в декларации сигнала wire. v2020e.ru Левой частью всегда является сигнал, правой — выражение, использующее любые другие сигналы. v2020e.ru
2. Блокирующее. v2020e.ru verilogams.com Оценивает выражение с правой стороны и сразу присваивает значение переменной с левой стороны. verilogams.com Можно добавить задержку. verilogams.com
3. Неблокирующее. v2020e.ru verilogams.com Оценивает выражение с правой стороны, но не присваивает значение переменной с левой стороны сразу. verilogams.com Вместо этого значение кэшируется, и выполнение продолжается на следующем операторе без выполнения присваивания. verilogams.com

Кроме того, выделяют процедурное непрерывное присваивание, которое используется внутри процедурных блоков и позволяет постоянно обновлять сигналы или переменные. logicmadness.com Есть два типа такого присваивания: logicmadness.com

1. Assign…deassign. logicmadness.com Оператор assign присваивает значение переменной, а deassign удаляет это значение, оставляя переменную без изменений до следующего процедурного присваивания. logicmadness.com
2. Force…release. logicmadness.com Оператор force позволяет переопределить все другие присваивания переменной или сигналу, а release удаляет принуждение. logicmadness.com