Как использовать условную компиляцию в Verilog для оптимизации кода?

Условная компиляция в Verilog позволяет выполнять компиляцию необходимых утверждений, модулей, блоков, объявлений и других директив компилятора в зависимости от условия. iosifk.narod.ru

Для этого в языке используются директивы препроцессора, например ifdef,ifndef, else,elsif и endif. iosifk.narod.ru www.compitech.ru

Некоторые примеры использования условной компиляции для оптимизации кода:

• Включение разных вариантов процессора. marsohod.org Например, в проект может быть вставлен 5-стадийный процессор, который работает быстрее, но занимает больше логики, или 3-стадийный процессор, который работает медленнее, но занимает меньше логики. marsohod.org Условная компиляция позволяет выбрать нужный вариант в зависимости от определённого параметра. marsohod.org
• Включение отладочных модулей. marsohod.org Можно использовать условную компиляцию, чтобы включать отладочные модули только при отладке, а не в финальный продукт. fpgatutorial.com

Условная компиляция нужна, когда проект имеет несколько вариантов реализации, например, для разных типов ПЛИС, для однотипных проектов. marsohod.org