Условная компиляция в Verilog позволяет выполнять компиляцию необходимых утверждений, модулей, блоков, объявлений и других директив компилятора в зависимости от условия. 1

Для этого в языке используются директивы препроцессора, например ifdef,ifndef, else,elsif и endif. 15

Некоторые примеры использования условной компиляции для оптимизации кода:

• Включение разных вариантов процессора. 4 Например, в проект может быть вставлен 5-стадийный процессор, который работает быстрее, но занимает больше логики, или 3-стадийный процессор, который работает медленнее, но занимает меньше логики. 4 Условная компиляция позволяет выбрать нужный вариант в зависимости от определённого параметра. 4
• Включение отладочных модулей. 4 Можно использовать условную компиляцию, чтобы включать отладочные модули только при отладке, а не в финальный продукт. 2

Условная компиляция нужна, когда проект имеет несколько вариантов реализации, например, для разных типов ПЛИС, для однотипных проектов. 4