Чем отличается SystemVerilog от Verilog в контексте использования case statements?

Некоторые отличия SystemVerilog от Verilog в контексте использования case-выражений:

• Наличие дополнительного типа case-выражения. www.sigasi.com stackoverflow.com В SystemVerilog есть конструкция case inside, которая не встречается в Verilog. www.sigasi.com stackoverflow.com
• Поддержка разных типов выражений. fpgainsights.com В SystemVerilog case-выражение можно использовать с различными типами выражений, включая целые числа, перечисляемые типы и строки. fpgainsights.com В Verilog для работы с подстановочными значениями (wildcards) используются конструкции casez или casex. stackoverflow.com
• Возможность использования уникальных модификаторов. www.verilogpro.com SystemVerilog добавляет к case-выражениям возможный уникальный модификатор, который меняет поведение кода. www.verilogpro.com

SystemVerilog — расширение Verilog, которое включает множество функций, упрощающих написание сложных проектов. www.logic-fruit.com fpgainsights.com