Чем отличается синтаксис do while от while в SystemVerilog?

Основное отличие синтаксиса do while от while в SystemVerilog заключается в том, что в do while условие проверяется в конце каждой итерации цикла, в то время как в while — в начале. fpgatutorial.com

В цикле while сначала проверяется условие, и если оно верно, то выполняются операторы. www.chipverify.com vlsiverify.com Если условие ложно, цикл завершается. www.chipverify.com

В цикле do while операторы выполняются хотя бы один раз, а затем проверяется условие. vlsiverify.com Если условие верно, то операторы выполняются повторно, пока условие не станет ложным. www.chipverify.com vlsiverify.com Если условие ложно, цикл завершается. www.chipverify.com

Таким образом, в do while даже если условие не верно, цикл может выполниться один раз. vlsiverify.com