Основное отличие синтаксиса do while от while в SystemVerilog заключается в том, что в do while условие проверяется в конце каждой итерации цикла, в то время как в while — в начале. 3

В цикле while сначала проверяется условие, и если оно верно, то выполняются операторы. 12 Если условие ложно, цикл завершается. 1

В цикле do while операторы выполняются хотя бы один раз, а затем проверяется условие. 2 Если условие верно, то операторы выполняются повторно, пока условие не станет ложным. 12 Если условие ложно, цикл завершается. 1

Таким образом, в do while даже если условие не верно, цикл может выполниться один раз. 2